MIT 6.004：Computation Structures
资源 ID：M6004-S17。版本：OCW Spring 2017；2026-10-07 核对。它是从模拟电路视角建立数字抽象的首选补充，详见 中心 Mapping。
官方入口与推荐章节
MIT OCW、课程伴随站、lectures、notes、exercises。OCW 单元号与伴随站章节各用自身目录，不能互换编号。
| OCW 单元 | 为何现在读 | 回到本项目 |
|---|---|---|
| 2 abstraction、3 CMOS、4 combinational | 从 MOS 导通/电平与延迟进入逻辑抽象，理解抽象依赖假设 | K01，第 01 课基础练习与 07：画反相器、门和负载 |
| 5 sequential、6 FSM | 把时序电路视为存储状态与下一状态组合逻辑 | K02/K03，01–06：寄存器同沿更新和 SPI 波形 |
| 7 performance、8 tradeoffs | 区分延迟、吞吐、资源和性能 | K06，08/33–36：用自己的小数据通路比较 |
| 15 Pipelining the Beta | 理解新增寄存器改变数据身份与接口时延 | K06/K14，AD15/DF08：valid/tag 与数据一起推进 |
推荐练习
先回 第 01 课基础顺序：画 enable/同步 reset 的 D 端逻辑，再预测两个寄存器同沿更新。将预测波形作为 EXP-SPI-BASE 的个人解释产物，不重写 SPI Master。
从 exercises 选择组合/顺序逻辑小题用于查漏，随后把表达换回自己的 RTL、FF 与门。可手算“组合延迟加倍”或“加一级流水”的效果；实际 t_cq/setup/hold/slew/load/PVT 要回单元库与 STA，不能把抽象门延迟当作工艺实测。
学习进度与取舍
未代填本人阅读或掌握状态；用 学习日志 保存理解变化，用 基础 workbook 验收。
重点问题：同步复位为什么也是 D 端选择逻辑？组合逻辑正确为什么仍可能时序失败？吞吐改善为什么不保证每个样本更早输出？
Beta CPU、ISA、汇编、编译与虚拟内存按需选读，当前不设必修。处理器/软件 concurrency 内容不能替代本项目停钟 SPI、握手、Gray FIFO 和跨域复位的专门 CDC 分析。