实际 ADC 参数与学习记录

状态：未填写。课程参数是教学例；不代表学习者已掌握，也不代表新模型/RTL通过测试。课程入口见总纲，实现契约见项目规格。

实际参数入口

参数	实际值/依据
架构：SAR/Flash/Pipeline/ΔΣ/其他	待填写
通道数、总Fs、lane Fs	待填写
位数、编码、FS、共模、参考	待填写
目标输入带宽、SNR/SNDR/SFDR	待填写
采样clock来源、相位、jitter/skew预算	待填写
acquisition、转换范围、settling/ready	待填写
输出接口/clock域/复位和停启能力	待填写
offset/gain/skew/带宽失配范围	待填写
可用校准源、准确度、噪声、业务限制	待填写
时钟trim/DAC trim能力与方向	待填写
可用工艺/时序/物理数据和授权范围	待填写

已有CT ΔΣ经验可直接帮助DEM/环路延迟分析；TI课不假定实际ADC已是交织架构。

复制下表，每个实验独立记录，失败也保留。

项目	内容
课号/目的/日期	待填写
先验预测、公式、有效条件	待填写
代码版本/工具版本/命令/退出码	待填写
模型/系数版本、seed、真值	待填写
clk/lane/core、采样时刻/返回延迟	待填写
输入频率/幅度/编码/单位	待填写
量化/噪声/skew/jitter/带宽开关	待填写
位宽/舍入/饱和、pipeline延迟	待填写
FFT N/bin/窗/FS/PSD/dBc/积分带宽	待填写
样本连续性/epoch/version/startup检查	待填写
结果/与预测差异/不确定度	待填写
失败输入/故障处理/重放步骤	待填写
报告路径/明确完成标记	待填写；产物放Git外
证据层次及尚不能证明的事项	推演/模型/RTL/物理，待填写

每课建议先讲解/推导30–60分钟，再练习2–4小时，最后复盘30分钟；模型/RTL课可能更长。总投入80–120小时，按个人理解调整，不为赶进度跳过接口契约。

A1能解释架构控制与数值身份；A2能保证所有正常样本按采样时刻合并并发现错序/缺样；A3对校准参数和定点误差有独立参考；A4能说明timing/bandwidth/后台校准适用范围，并把真实时钟/物理依赖交付给对应团队。

当前个人A1–A4仍待学习/记录。项目已有 ADC可运行实验，工具证据见进度记录；运行通过不自动代表学习者掌握，也不借SPI的PASS。建议先读AD01画出你熟悉的CT ΔΣ模块，再做AD06–AD07的四lane八样本时间轴。