MOSI / Shift out
采样 TX bit 7 = 1
tx_shift = 10100101
tx_data 在 start 被接受时锁存。下降沿事件移位，下一采样沿前保持稳定。
Interactive / Lesson 01
先预测，再看八个采样沿。
50 MHz 系统时钟，SPI Mode 0、8 位、MSB first。内部寄存器都用 clk，分频事件控制 SCLK 输出与移位。接回第一课 →
0–FF；MISO 使用独立理想从机数据。输入有效后更新，不构成回环验证。
请使用 1–2 位十六进制数（0–FF）。
SCLK1 MHz
半周期500 ns
RX 更新7.5 μs
CS 释放 / done8.5 μs
八次上升沿采样，下降沿换下一位
横轴：相对请求接受边沿的时间高亮线是当前选中的采样沿。done 仅持续 20 ns；波形按 SCLK 半周期绘制，分频 25 时脉冲显得很窄。
选择一个采样沿
第 1 位已在首个上升沿前有效
MISO / Shift in
采样 RX bit 7 = 0
rx_shift = 00000000
第 1 次采样后，rx_data 保持旧值；第 8 次采样才更新接收结果。
Clk / Enables
500 ns · 第 25 个 clk 周期
这条 SCLK 上升沿来自系统时钟上的分频事件。它是输出协议沿，内部触发器继续由 clk 更新。
把演示变成自己的推演
先不点第八沿：预测 RX 何时更新、done 何时有效、CS 为什么还需保持。改为分频 1，检查每个事件仍对应整拍 clk。再读 RTL 和真实回归，核对忙时请求、同步复位和输入锁存。
本页是由接口契约生成的理想教学波形；真实 RTL 的仿真、MISO 外部时序假设与教学 SDC 边界见 验证记录。