六课参考答案与判断依据

先在 学习记录写预测，再核对本页。以下是解析与契约参考，不是已运行的AMS测量值。总纲。

AM01

编码。 0/1/128/255分别为0、0.0078125、1、1.9921875 V。分母256意味着满码距2 V还差一个DAC LSB；分母255是另一种编码规格，不能混用。

RC。 τ=100 ns，0→128的理想源阶跃为0→1 V：

1%残差需460.517019 ns。计数时2 µs一更新，前一次阶跃残差衰减到exp(−20)，但回卷255→0的阶跃较大，必须用实际节点初值。τ变两倍时这些相同时刻的电压不会保持原值。

寄存器与绑定。 同一clk边沿后counter的NBA更新code，DAC再更新目标，电容电压连续变化。计数器内部不用生成的慢时钟。同步rst_n要在clk边沿被识别；电容初态来自模拟设置或真实放电路径，与寄存器复位不同。

如果code正确而v_dac不对，先查DAC view、位序/scale；若v_dac正确而v_rc瞬跳到终值，先查测量节点、C连接、初态/直流初始化，而非优先改RTL。

AM02

阻抗与阈值。 rout与R串联，τ=110 ns。理想0→1 V至0.7 V、1→0 V至0.3 V均为132.437008 ns。rout=5 kΩ使τ=150 ns，阈值时间180.595921 ns；正常有限tr/tf下应按对应模型求瞬态，不要求等于理想阶跃数值。

短脉冲。 高100 ns时最大Vc=0.597109678 V，不越过VIH，因此已知初态0的readback一直0。此结论要求初态、门限与输出波形符合规格；初态为X且始终处迟滞带不能直接推导同一结果。

供电。 VDD=0.6 V而VIH固定0.7 V时上升门限不可达；相对门限变为0.42/0.18 V，归一化理想RC曲线的阈值时间仍为132.437008 ns。实际器件驱动能力随供电变化时rout/边沿也会变化，时间未必相同。

带负载选做。 若增加到地Rload，则源端串联总Rs=R+rout，终值 VDD×Rload/(Rs+Rload)，τ=(Rs||Rload)C。终值可能低于VIH，跨阈事件消失；不能只改变τ而保留终值1 V。

桥。 L2E定义驱动方程、E2L定义判决规则，都是模型行为。将Z输出硬设0的教学模型没有真实高阻；需invalid标记。去掉迟滞时噪声可反复跨阈，增加数字事件；这不直接模拟比较器的再生与亚稳态。

AM03

独立的0→1 V阶跃、初态0，10bit floor测量：

ADC半LSB=0.9765625 mV。700 ns对1 V阶跃满足连续误差条件，但仍读511，因为floor门限恰好是1 V。有限时间逼近与数值舍入会影响边界码，应另选距门限有裕量的目标，不能将稳定码512强行用于每次比较。

最大1.9921875 V阶跃需>762.070509 ns；整周期至少39拍。教学τmax=143 ns时需>1089.760827 ns，至少55拍。若LOAD到实际模拟目标之间另有td，则等待预算至少再加td及其角落；非一阶动态需换模型。

边沿表。 t0=LOAD边沿；计数1在t0+T，计数N在t0+NT。进入REQUEST/产生sample若实现中多一状态，可能实际变成(N+1)T，必须按实现记录。只比较计数器值不证明等待时间正确。

应答。 同一sample取得同一数据，response延迟只移动valid/done；若延迟影响Q，测量模型很可能在valid时才取节点，违反约定。旧id被拒绝，超时后不能允许旧测量污染新任务。四相握手的data保持不能用每bit独立同步器替代。

AM04

Vin=677.4×2/1024=1.323046875 V，理想门限台账：

该表对应理想已建立目标，含RC的每次判决还需核对sample时实际Vdac。等待短时，Vdac可能偏离trial，导致某位保持/清除错误，再影响后续搜索。全局残差半LSB不是阈值附近floor结果的保证。

输入变化但sample/hold理想保持时，输出只与hold值对应；直接比较变化输入不是同一个静态转换任务。真实S/H droop、charge injection、比较器kickback需要额外模型。

现有SAR的cmp_req不是一拍脉冲，适配器要按一次请求产生一次valid。它没有trial_id，首版限制同步且不残留应答；异步替换前必须扩展身份/握手。超时边沿valid优先是现有RTL的明确行为，不能用AM05的规则判它失败。

比较器替换导致延迟随差分电压缩小时增长，阈值附近尤其明显。若valid没有可靠来源，固定短延迟可能提前取未决输出。数字E2L门限不等于输入失调，输出翻转也不自动证明该trial的判决已有效。

AM05

plant与范围。 code0/255分别y=−77/+114.25 LSB，对应0.9615/1.057125 V，零目标可达。gain反向需要不同搜索方向；offset300时code0仍为204 LSB，目标不可达。

零点。 根为102.6666667。code103是+0.25 LSB，RNE为0；code102是−0.5 LSB，ties-even也为0。code100…106的无噪声量化值都在±2内，其中code106的+2.5被ties-even量化为2，因此本课规则允许多个候选。接近根不是唯一返回码条件。

一个可能的二分轨迹（区间0…255、下取中点，均值正则去上半区）为127→63→95→111→103，对应无噪声量化均值18、−30、−6、6、0。到候选后再测两块，不能用搜索时那一块冒充两次独立验证。noise/rounding可能给出其他有效轨迹。

等待与平均。 最大191.25 LSB阶跃在780 ns后的连续残差约0.0783618 LSB。16次signed12和范围−32768…32752，signed16足够；除16要有明确RNE。示例sum=8→均值0，sum=24→2，sum=−8→0，sum=−24→−2；直接算术右移的负值趋向负无穷，与RNE不同。

独立零均值噪声若方差有限且独立，16次平均标准差为单次的1/4；相关噪声/漂移未必如此。单次±2测量LSB或两块通过都不能作为真实模拟误差上界。

commit与恢复。 搜索仅改trial，commit需要两块证据及同一版本。超时、取消、旧身份、饱和不得commit。在供电/状态允许时恢复旧committed_code并等稳定；不允许时FAULT。非单调plant可能端点看起来合法却搜索错，必须声明/验证算法前提。

AM06

A：CT ΔΣ

6.144 M/128=48 k，49.152 M/6.144 M=8。CIC3、R8、M1的DC增益512；经该级输出768 k，再需总×16才能到48 k。增益增长9位只是分析起点，符号/累加模算术/归一化还须完整定义；不对无界积分状态作“永不溢出”的错误承诺。

65536个mod样本长10.6666667 ms，整×128后512个输出，频率分辨率93.75 Hz，17号bin=1593.75 Hz。暖机样本另外提供，并保证最终分析窗口时长/相位一致。滤波延迟只改变稳态相位，但丢样本会破坏时间轴和相干性。

一位重复0需要sample strobe才能表达“又来了一个0”，仅监听码电平变化会漏掉它。0/1应映射−1/+1，否则均值和DC完全改变。模拟自适应保存点不是均匀采样序列，直接FFT会给出错误频率/幅度。

CT反馈是NRZ还是RZ、采样/更新延迟、环路系数及积分器范围都决定行为，不能从滤波器输出无报错推断稳定或SNDR。完整DF系数/RTL未实现时，仅报告小CIC和码流接口结果。

B：交织DAC

250 ns=25个100 MHz周期，单lane每1 µs激活一次，占空比1/4。样本索引mod4定位lane，load早于gate，实际建立时间要与10 ns预加载裕量比较。

code1024→1.5 V；正确门控总和为1.5 V，四路持续hold求和为6 V。将四个理想电压源直接并联也不构成求和器，可能产生方程冲突。理想pulse sum与真实电流求和须分别建模。

N16384、401bin的fin=97.900390625 kHz，窗长4.096 ms。理想总ZOH在此频率约−0.00856046 dB，1 MHz处约−0.91209758 dB；这些值不包含附加RC、skew或glitch。若码FFT幅度正确而模拟输出不对，先查门控/负载/输出滤波。

单laneoffset/gain具有4样本周期性，频谱可出现fs/4及其输入相关旁带；具体幅度由均值、输入和误差模型决定。skew是时刻误差，静态幅值校正不能普遍消掉它；门控只推迟起点会改变pulse宽度，与整体平移不同。

如何判断自己掌握了

能在改R/C、供电、延迟或编码之前写出预计变化；工具失败能定位阶段；整数错误与模拟误差分别检查；能注入并定位至少一种绑定错误、一种接口错误、一种事务错误。计算题正确是起点，实际AMS和电路替换各自需要实验记录。