反馈、时钟和数据对齐（AD05–AD08）

AD05：多比特 ΔΣ 反馈与 DEM

讲解

你已熟悉 CT ΔΣ 环路：量化器输出决定反馈 DAC 电流。多比特 DAC 的单位元件失配会把码相关误差注入环路；数字选择逻辑也是模拟反馈路径的一部分，必须计入 excess loop delay。

以 K 个单位元件、输入 q∈[0,K] 为例，DWA 从指针 p 开始环形选择连续 q 个元件，随后 p=(p+q) mod K。K=8、连续八次 q=3，每个元件使用三次。选择向量有八根控制线，计数 q 与实际开启数量必须相等；q=0/K、环绕、复位初始指针都要定义。

理想 DWA 对单位元件使用误差产生整形作用，但不消除共同增益误差，也不保证没有 idle tone。开关瞬态、时序不一致、有限输出阻抗和元件动态记忆不由“使用次数相等”证明改善。反馈码寄存器、译码、布线、开关建立各有延迟和负载；新增流水级可能改变环路稳定性。

练习与验收

手算 K=8、q=3 的八组选择；模型中注入固定元件误差，比较固定选择和 DWA 的带内误差及杂散。再改变 q 序列和初始指针，记录 tones。验收包括数量恒等式、长期使用分布、复位行为，以及反馈延迟预算；不把理想单位误差模型当作真实 CT DAC 验证。

AD06：多相采样和物理时钟

讲解

M 通道交织时，总采样率 Fs，每通道 Fs/M；相邻名义采样时刻相差 Ts=1/Fs，同一通道间隔 M×Ts。四通道总4MHz时，通道相邻250ns、同通道1μs。

教学 core=100MHz，每25周期产生一次采样请求，通道轮流0–3。RTL 的计数器和使能用于学习调度；真实采样开关的时钟仍须定义相位、占空比、边沿速度、非重叠、负载、skew 和 jitter。GHz 系统常使用 PLL/DLL、多相 clock tree 和并行数字通路，不能直接把 core 提到 GHz 就视为解决。

同步 RTL 内部寄存器都由 core 触发，使能控制更新。若真实 ADC 结果使用各 lane 时钟，分别建模接口和 CDC。作为数据输出的 request 与作为物理时钟的 signal 需要不同实现/约束；不能将组合译码直接接采样开关并假定无毛刺。

练习与验收

画出四通道两帧的采样、保持、转换、返回时间轴，标出 clock 域。列出真实多相时钟需要模拟/物理团队提供的参数。验收要能区分 Fs、lane rate、core 频率、采样时刻误差和数字结果延迟。

AD07：标签、转换延迟与重排

讲解

sample_id 在采样时分配：n 对应 lane=n mod M。转换结果必须携带或可靠重建 n、lane、epoch 和配置版本。较晚采样的通道可以较早返回，返回顺序不能当成采样顺序。

例 core tick=25n，lane 延迟[18,52,9,31]周期：n=1 在77返回，n=2在59返回；应输出0、1、2，而不是0、2、1。把错序交给 FFT，会把数字接口错误误判为模拟失配。

先分配环形槽，再按标签写回，按固定采样 deadline 释放。槽索引 n mod depth 不足以确认身份，必须比较完整标签；同时返回可能需要多个写入口，不能默认单端口 RAM 能写四份结果。缺失、重复、迟到、错误通道都要可观测。

练习与验收

使用上述延迟画出前八个返回和输出顺序；注入重复结果、错标签和超时。验收要求顺序与独立采样台账一致，且错误不得通过补零或移动标签伪装成有效样本。

AD08：CDC、FIFO 和恢复

讲解

多位 ADC 数据不能逐 bit 两级同步后拼接：各 bit 可在不同周期被采到。使用保持数据的握手、异步 FIFO 或已定义的源同步接口；同步 valid 也必须同时保证 payload 的保持窗口。FIFO Gray 指针、同步器和约束的前提复用基础 CDC 课程。

ADC 常持续采样，消费端背压不会让已经发生的采样消失。有限 FIFO 只能吸收有界突发，长期平均输出不足必然溢出。记录丢失的样本/范围和 sticky fault；停止采样须有模拟允许的停启协议，不能擅自拉住时钟。

复位是跨域协议。清空数字计数器而模拟端仍返回旧结果，会把旧数据误认作新样本。首版协调复位清空全部转换和槽；独立复位扩展需要 epoch、flush acknowledgment、重新启动窗口及有限标签回绕分析。

练习与验收

总4M样本/s、消费者停顿10μs，至少积压40份样本，另加已有占用和同拍边界余量。设计两域复位序列并测试旧响应。验收包含满/空、吞吐、停顿上限、数据一致性和恢复，不仅是 FIFO 指针波形正确。