TD01–TD12 参考答案

先独立推演，再看课程。以下是解析/契约答案，不是已运行模型、RTL或器件性能。

TD01

lane0=[10,50]、lane1=[20,60]、lane2=[30,70]、lane3=[40,80]，只在各自Ts时隙贡献输出。持续保持求和会残留其他lane旧值，不能得到同一x[n]。单lane占空比1/4，总体理想连续ZOH。

100kHz/Fs=0.025，下垂≈−0.00893dB；1MHz/Fs=0.25时≈−0.91210dB。镜像3.9/4.1MHz并非恰在4MHz ZOH零点。码FFT需结合重构核才能分析模拟镜像。

四相h为[1/4,3/4]、[1/2,1/2]、[3/4,1/4]、[1]；每相和1，总和4。startup后DC每相等于输入DC；延迟3/Fs=0.75μs。此例不满足正式70dB目标的声明条件。

K=134217728=0x08000000。本帧φ+rK，下一帧φ+4K。每帧误加K会使跨帧序列回退并产生错误；每lane独立加K同样不能得到连续高速序列。

n=0…11给三帧，sample_id=4k+i由输入确定。相同码时数据无法发现交换，身份/时刻检查仍能发现；参考不能照DUT标签生成。

load=10,35,60,85,110,135,160,185；on=20,45,70,95,120,145,170,195；off再加25。提前100ns，lane0 off45→load110为650ns。逻辑one-hot不证明模拟无overlap，fault可截断脉冲。

64/4M=16μs是忽略水位/流水的上界，实际减同步、低水位、恢复余量。平均供给不足仍会空；1MHz SPI约1Mbit/s原始上限不能供48Mbit/s码流。

offset首网格1/2MHz；gain有0.9/1.1MHz、1.9/2.1MHz等及更高镜像，幅度受失配DFT与核影响。共同移边沿仅平移，差分移造成拼接错误，仅移on还改width。

y−=−518.24、y+=526.24LSB，差1044.48/1024给g=1.02，o=4。x=100的理想校正94.117647，整码94。offset=[1,−1,0,0]与全零总平均都零，不能分辨。未知sense增益/offset会形成复合误差。

2.5→2、3.5→4、−2.5→−2、−3.5→−4。d=1536、p=98689536，p/2^20≈94.1176758，码94/sat0。旧帧保留系数副本，新帧按规定边界切换；码余量不足需sat。

0111→1000四位切换，温度计7→8理想只加一元件；真实glitch与驱动/负载/clock有关。8元件q3连续8次各用3次，pointer归位，不独立证明SFDR提升。

校正位错由整数oracle，lane交换由台账，gate延迟由事件和模拟重构发现。模型核要用解析面积/谱与步长收敛核对；照抄DUT索引会藏共同错误。综合不能替代模拟/物理验证。