面向模拟 IC 工程师的数模混合项目选择
把已有模拟经验与数字能力组合成可独立交付的模块。保持 控制主线，专题按需求展开。以下是建议，不代表均有课程或RTL。
推荐优先级
| 次序 | 项目 | 数字训练与模拟连接 | 最小成果/当前材料 |
|---|---|---|---|
| 1 | reference/bias上电与trim | FSM/ready/超时/ADC平均；settling/PVT/测量噪声 | 可恢复的前台校准控制器；已有规格 |
| 2 | CT ΔΣ后级抽取 | CIC/FIR/定点/valid；NTF/alias/延迟 | 浮点→整数→RTL一致；DF课程，实现待完成 |
| 3 | SAR控制与小型BIST | 比较器窗口/超时/码统计；转换/测试源误差 | 小位数SAR再加码密度；AD课程，SAR已有实验，BIST待设计 |
| 4 | TI-ADC后端 | 标签/重排/CDC/校正；skew/jitter可辨识性 | 四路重排/offset-gain；AD实验已有 |
| 5 | TI-DAC前端/波形源 | 插值/DDS/分路/load/校正；重构核/glitch | 交付/校正再加FIR/DDS；TD课程，实现待完成 |
| 6 | PLL/DLL启动/锁定/trim | 测频/CDC/搜索/超时；捕获范围/环路时间 | PLL模型+启动/粗调FSM；尚无专门课程 |
| 7 | 数字辅助LDO/偏置 | 定点PI/延迟/限幅；环路/负载/PVT | 离散闭环模型再RTL；尚无专门课程 |
| 8 | ADC→DSP→DAC/仪器自测 | 多速率/缓冲/回环/端到端延迟 | 测试源+台账+观测；待定独立规格 |
结合CT ΔΣ经验，先完成公共RTL/STA/CDC/定点，用项目1/2形成完整交付能力，再选TI-ADC或TI-DAC深入，SAR穿插短练习。先做熟悉模拟对象的控制，再进入采样闭环和PLL数字滤波器。
项目怎样逐级做
上电/trim：bias/reference使能与ready→ADC平均→trim搜索→重试/影子配置。明确MIN/ready/MAX、settling、样本身份、取消恢复。可迁移到bandgap、比较器offset、PGA增益或偏置，但单调性/可观察性按电路重定。
PLL：测频/启动/粗调/锁定检测→TDC/数字环路滤波/DCO→ΣΔ分频。VCO域计数用异步快照/握手，不直接跨域取多位计数；观察窗口制约频率分辨率。频率接近不等于相位锁定，完整ADPLL/MASH需量化噪声、延迟、稳定性分析。
数字辅助LDO：先定采样周期、传感器增益、计算/执行延迟、饱和/抗积分饱和和负载变化；在模型验证稳定范围后写RTL。流水级会改闭环延迟，连续PI参数不能直接保证离散实现稳定。
BIST：已知斜坡/相干正弦→码统计/频谱→有限测试模式。记录源、clock、观测路径误差。DAC→ADC回环通常只得到复合误差，不能自动分离两者INL/SFDR；需独立参考或可辨识条件，低速回读不证明高速动态性能。
方法与眼前重点
每项目先写模拟条件/数字契约→独立参考→整数/RTL→综合/接口评审。至少验证正常、边界、故障恢复与物理时序解释。PLL/LDO/转换器性能另需模拟/clock/物理证据。
首轮一个主项目配短实验。眼前SPI基础之后，以测量/trim控制器为控制项目，ΔΣ抽取滤波为数据处理项目，TI-DAC作为扩展，不同时启动八个大项目。