K10/K12：物理检查、IO 与测试证据

接 19–22 物理基础 和 47–48 DFT/交付。参考 Cornell 后端方法 与 Berkeley Lab 4 signoff。本项目尚无 P&R、独立 DRC/LVS 或 scan/ATPG 实跑结果。

EXP-ASIC-IMPLEMENT：不同检查回答不同问题

全流程先审查数据闭合：教学 Liberty 只有逻辑/时序信息，不能由它自动得到物理尺寸、层规则、宏版图或提取 deck。Genus/Innovus 可执行文件存在，也不能据此标流程可用。

分阶段证据包

从自己的小控制模块选一个实验，核对库数据后按 synth→floorplan→place→CTS→route→提取/STA 推进。每阶段记录源/网表/库版本、约束、完成标记与 exit、未映射/未约束项、utilization、拥塞、cell/net delay、时钟插入延迟/skew、setup/hold。没有生成的阶段不能用预计报告填上。

DRC/LVS 单独记录实际检查器、deck/参考版本、top、宏/IO/供电、层映射、错误分类和修复；修复后重查相关 STA/连接，必要时回归功能。保存自己的摘要与假设，完整报告和专有数据留 results。

缺宏 CDL/版图时不得静默 blackbox 后写“全芯片 LVS PASS”；需要列出 blackbox 对象、原因、外部证据与未覆盖连接。waiver 指向具体规则/位置、理由和审批来源，不能仅因错误难修就忽略。公开 lab 的教学规则范围和工具示例也不升级为工业签核。

IO、供电与数模边界

core pin 不是完整 IO pad。需按目标 chip/block 层次区分 pad/ESD、电平/电压域、供电 ring/连接、封装与板级负载、slew，以及外部 SPI 时序。暂做 block-level 时写出遗漏，不声称具备 IO ring。

给模拟/RF 邻居写需求：数字更新电流、敏感采样窗口、供电/地共享、走线耦合、guard/isolation、模拟控制码是否无毛刺。DRC 合规不能证明噪声幅度或 settling 达标；这些要用对应的电路、寄生和 AMS 证据。

DFT 增量：从模式表走向故障覆盖

47 已解释 scan 与模拟输出拥有权。下一步先定义 normal/calibration/scan_shift/scan_capture/analog_test 的进入退出、clock/reset、isolation 和安全输出，不先插链改变原控制器。

概念上 stuck-at 检查节点卡 0/1，transition 类故障检查切换速度；二者是抽象故障模型，不等于所有制造缺陷。ATPG 的 fault coverage 要注明故障集、分母、excluded/untestable/aborted 分类、测试约束和模式。链完整性、shift/capture 仿真、scan timing、ATPG、模拟安全输出分别留证；插链成功不等于测试覆盖达标。

实际 scan insertion/ATPG 需匹配 scan cells、可控测试时钟、流程/许可和约束；当前未核对完这些条件。SRAM BIST/repair 与模拟测试另外制定，不从标准单元 scan 自动推出已覆盖。

验收先交付物理输入清单、阶段矩阵、IO/供电边界、blackbox/waiver 空白登记与测试模式表。实跑时补完整证据，不预填 PASS。关系维护在 K10/K12 Mapping，学习解释写 日志。