My learning / Circuit → prediction → evidence
按理解推进，留下自己的证据。
从 SPI 的寄存器和采样沿开始。完成公共基础后，结合 CT ΔΣ 背景优先深入抽取滤波；AMS 随项目加入。查看完整前置与阶段门槛 →
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时间为起始估算，共用知识复用，预算不机械相加。记录仅保存在当前浏览器；导入会合并记录，同一课以备份为准。
数字基础 01–24
60–90 h · 0 / 24 已验收
数字基础 01–24
60–90 h ·01：先把规格写成契约记录
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02：先预测 A5/3C 波形记录
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03：把 RTL 翻译成寄存器和门记录
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04：计数器、使能和状态机记录
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05：复位与边界行为记录
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06：用验证发现自己看不见的错误记录
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07：Liberty 如何连接电路与数字工具记录
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08：从 RTL 到映射网表记录
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09：分别计算 setup 和 hold记录
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10：约束是边界条件，不是消除红字的按钮记录
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11：Slave 有两种常见架构记录
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12：单比特同步器与脉冲记录
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13：多位 mailbox 与一致性记录
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14：影子配置与原子提交记录
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15：复位、读回和验证跨域协议记录
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16：把协议、寄存器和模拟更新分开记录
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17：FIFO 用来吸收什么记录
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18：APB 适配器，可选扩展记录
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19：实现输入与 floorplan记录
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20：CTS、skew 与 jitter记录
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21：布线、寄生与修复记录
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22：功耗活动与模拟电路邻居记录
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23：先冻结可以验证的规格记录
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24：用证据完成设计评审记录
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数模混合控制 25–48
120–170 h · 0 / 24 已验收
数模混合控制 25–48
120–170 h ·25：数模接口不只有 0 和 1记录
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26：最小等待和 ready 都要满足记录
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27：复位、brownout 与安全输出记录
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28：watchdog 与诊断记录
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29：ADC 采样与转换不是一个动作记录
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30：DAC/trim 更新和 settling记录
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31：quiet window 需要明确活动范围记录
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32：吞吐量与缓冲记录
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33：编码、符号与小数位记录
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34：位宽、舍入与饱和记录
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35：累加、平均与滤除瞬态记录
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36：IIR、滞回与数字闭环记录
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37：先证明搜索方法适合电路记录
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38：测量是一个有误差的判断记录
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39：把搜索写成可取消的 FSM记录
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40：成功、恢复与重新校准记录
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41：用不变量约束控制器记录
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42：构造可控的模拟行为模型记录
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43：参数扫描与故障矩阵记录
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44：集成、覆盖与证据记录
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45：时钟使能、门控和唤醒记录
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46：电源域、隔离、保持与电平转换记录
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47：DFT 与模拟测试模式记录
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48：实现收敛与完整交付记录
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ΔΣ 后级数字滤波 DF01–DF08
40–70 h · 0 / 8 已验收
ΔΣ 后级数字滤波 DF01–DF08
40–70 h ·把已有 CT 环路经验接到频谱、抽取、CIC / FIR 与定点实现。
进入前：数学可并行；RTL 前完成 01–10、33–35
工具与材料：优先项目：系数、模型与抽取 RTL 待实现
DF01：从 CT 环路到调制器输出频谱记录
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DF02：离散时间、卷积与 FIR记录
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DF03：抽取、折叠与抗混叠记录
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DF04：CIC 结构、频响、增益与 modulo记录
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DF05：半带 FIR、多相与多级抽取记录
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DF06：补偿、噪声、通带与延迟预算记录
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DF07：系数与数据的 bit-accurate 实现记录
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DF08：RTL、sample-valid、验证与综合记录
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ADC 内部数字模块 AD01–AD20
80–120 h · 0 / 20 已验收
ADC 内部数字模块 AD01–AD20
80–120 h ·SAR、编码、DEM、样本重排和交织校准，从模拟失配到数字数据通路。
进入前：TI 实现需要 CDC / FIFO、定点与 STA
工具与材料：七个 RTL top、独立回归与连续码流已有证据
AD01：先画控制、数据和时钟记录
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AD02：SAR 控制器记录
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AD03：Flash 编码与 bubble记录
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AD04：Pipeline 冗余校正记录
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AD05：多比特 ΔΣ 反馈与 DEM记录
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AD06：多相采样和物理时钟记录
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AD07：标签、转换延迟与重排记录
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AD08：CDC、FIFO 和恢复记录
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AD09：统一采样模型记录
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AD10：周期 offset/gain 的杂散记录
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AD11：固定 skew 和随机 jitter记录
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AD12：带宽失配和可辨识性记录
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AD13：两点 DC 的 offset/gain 估计记录
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AD14：已知正弦估计相位与时间记录
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AD15：定点数据通路和 timing 校正记录
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AD16：后台校准与收敛条件记录
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AD17：原子系数、版本与诊断记录
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AD18：独立模型、FFT 和覆盖记录
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AD19：RTL、综合与 STA记录
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AD20：功耗、模拟影响与交付记录
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时间交织 DAC TD01–TD12
60–90 h · 0 / 12 已验收
时间交织 DAC TD01–TD12
60–90 h ·TD01：先画模拟输出结构记录
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TD02：镜像与保持下垂记录
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TD03：插值与多相记录
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TD04：NCO/DDS记录
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TD05：分路不是复制记录
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TD06：code先稳定，再开gate记录
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TD07：欠载与停启记录
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TD08：重构核也会失配记录
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TD09：观测条件与前台估计记录
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TD10：固定宽度与版本记录
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TD11：码相同不等于切换相同记录
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TD12：三层验证与综合记录
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Virtuoso AMS AM01–AM06
64–96 h · 0 / 6 已验收
Virtuoso AMS AM01–AM06
64–96 h ·连接 RTL 边沿与连续时间节点：接口桥、settling、SAR 和 trim 联合验证。
进入前：01–06 后可做解析；真实运行需 AMS 环境
工具与材料：课程已提供；官方示例停在缺连接库的网表阶段
AM01：RTL 计数器 → 理想 DAC → RC记录
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AM02：logic ↔ electrical 不是一根普通连线记录
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AM03：改码 → 等待 settling → 采样记录
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AM04：SAR 控制、DAC、比较器与逐块视图替换记录
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AM05：trim FSM ＋模拟对象＋测量模块记录
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AM06：CT ΔΣ 后级或交织 DAC 的联合验证记录
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怎样才算学完一课？
能把 RTL 对应到 Q→组合逻辑→D，预测波形或整数结果，用独立检查发现错误，并解释约束和模拟接口假设。工具 PASS 是已有工程证据；“已验收”由你按课程标准记录。