AD01–AD20 参考答案

先画时序/推导并记录预测，再对照本答案。以下是解析与设计判断，不代表实验已经执行。

AD01：接口地图

SAR的trial FSM、Flash encoder、Pipeline级间延迟/权重校正、ΔΣ反馈/DEM、TI重排/校准均属于ADC数字模块。采样事件确定输入身份，转换完成只表示结果可读取；每份数据需关联lane、sample_id、配置version。码型和时钟域必须单独标明。

AD02：SAR 决策

trial=[512,768,640,704,672,688,680,676,678,677]，比较Vin≥trial的结果=[1,0,1,0,1,0,0,1,0,1]，最终677。十个40ns只是400ns决策预算，需加acquire/初始化等。DAC未稳或compare未valid时不可decision；超时/abort不能发正常done。

AD03：bubble 边界

远离transition的孤立反码可被三点majority修复；transition附近可能与另一个合法码不可区分。多bubble或X也不在单bubble保证内。边界延拓规则要定义，修复、编码和error flag须测试不同类型，而不是只测试一个示例。

AD04：冗余校正

逐级展开r[k]=d[k]/2+r[k+1]/2得权重式。r0=0.2可选d0=0、r1=0.4，也可选d0=1、r1=−0.6，两组残差在归一化合法范围内均还原0.2（阈值/冗余窗口须容许该选择）。错sample_id、残差超量程和非理想stage gain不由这条恒等式自动消除。

AD05：DWA

K=8、q=3、p初始0时选择{0,1,2}、{3,4,5}、{6,7,0}、{1,2,3}、{4,5,6}、{7,0,1}、{2,3,4}、{5,6,7}。每元件三次。数量正确和平均使用平衡不保证没有tone，也不证明动态开关误差改善；CT反馈要计入新增逻辑延迟。

AD06：时钟

总4MHz ⇒ Ts=250ns，lane间隔1μs；100MHz core中分别25/100周期。request序列可验证名义调度，但采样边沿skew/jitter/负载及多相时钟树需真实电路证据。

AD07：重排

前八份响应tick为[18,77,59,106,118,177,159,206]，返回id顺序0、2、1、3、4、6、5、7。按deadline释放tick为[80,105,130,155,180,205,230,255]，id保持0…7。完整tag与slot valid一起判断身份；缺失不能用下一样本顶替。

AD08：吞吐与恢复

10μs停顿对应40份样本积压，FIFO再计初始占用与边界余量。多位数据需要握手/异步FIFO，不逐bit同步。旧转换必须协调取消或用可靠epoch区分，重置数字id不能独立保证安全。

AD09：模型

先建立总时间轴，lane=n mod4，再施加模拟误差并量化。量化采用nearest-even+clip，raw补码；转换延迟只影响返回时刻。共同延迟改相位，相对lane偏移造成周期调制。零误差模型必须退化成均匀采样。

AD10：周期杂散

o=[−8,4,10,−6]时，O[0]=0，O[1]=−4.5−j2.5，O[2]=1，O[3]=−4.5+j2.5，单位LSB。因此1MHz及Nyquist的2MHz存在offset分量；实谱幅度与DC/Nyquist归一化须分开。两laneΔg=0.01、平均gain≈1，镜像约−46.02dBc。

AD11：skew 与 jitter

fin=100MHz、Δt=1ps，固定两lane差产生约−70.06dBc镜像；独立RMS随机jitter σ=1ps时SNR上限约64.04dB。fin加倍分别使镜像上升/SNR下降约6.02dB，二者不是相同指标。

AD12：可辨识性

DC不激励导数，不能识别skew；单频相位把skew与前端相移混合。各lane采样正弦的设计矩阵可能秩不足，应检查sin/cos/常数三列。带宽失配需频率相关模型，已混叠/clipped信息不能靠常数gain找回。

AD13：DC 校准

±512输入、a=1.02/o=4，浮点均值526.24/−518.24；整数526/−518估计a=1044/1024=1.01953125、o=4。256份signed12累加signed20足够。重复恒定量化码不增加子LSB信息，估计准确度须算输入/噪声/相关性误差。

AD14：相位估计

由a sin+b cos得幅度sqrt(a²+b²)和φ=atan2(b,a)。0.003/(2π×100k)=4.77465ns。相位按2π多解，需skew先验与参考lane；前端相位一致性和源频率误差都是估计条件。

AD15：定点与导数延迟

v为signed19/F4、乘积signed37/F20，RNE右移16后signed18/F4饱和。负数恰半向偶数舍入，例如−1.5→−2、−2.5→−2；不能简单对所有数加0.5。中心差分(y[n]−y[n−2])/2对齐n−1，校正必须取n−1的lane/version。

AD16：后台校准

平稳/等统计/充分激励是常见前提；DC和lane同步业务包络可能使算法失效。标量局部更新0<μλ<2稳定，真实多参数仍需特征值和噪声分析。范围限幅、confidence、freeze和异常恢复与算法同样必要。

AD17：原子提交

四lane整组shadow→pending→帧边界active；在途slot存实际系数副本。commit当拍新到不影响同拍采样，已有pending可应用。仅存旧bank号却覆写bank会破坏版本语义。

AD18：验证模型

golden按采样时间独立生成与编号，响应调度不改变golden顺序。先检查标签/缺样/clip/version再做FFT。单误差与组合误差分开，扫频/幅度/失效输入一起记录；RNE/saturation整数参考独立于RTL表达式。

AD19：实现证据

STA需clock、setup/hold、uncertainty、真实接口delay及CDC依据；不能把模拟skew直接写成RTL input delay。综合完成须查退出码、完成标记、mapped cell和timing intent，查看关键乘法/mux路径。普通仿真/教程Liberty未证明等价或真实ADC签核。

AD20：交付

4M×18=72Mbit/s有效负载，1MHz SPI适合配置/快照，持续流接口另设计。数字切换、clock tree、供电耦合和负载的模拟影响需电路/物理证据；交付明确哪些是推演、模型、RTL或真实测量，以及仍待完成的事项。