重构、插值与波形源：TD01–TD04

TD01：先画模拟输出结构

均匀输出 y(t)=Σ x[n]p(t−nTs)，p(t)=1（0≤t<Ts），其余为零。四路分配 i=n mod4，lane i 的码为x[4k+i]，门在该样本时隙开启。幅度、脉宽、相位一致时，求和恢复y(t)。

寄存器保存码，译码/驱动决定元件状态，模拟gate决定何时贡献电流；分路本身不产生正确重构。门关仍有残留时必须增加残留核。

练习：对x=[10,20,30,40,50,60,70,80]列四路两帧码与gate；改成四路持续保持并求和，比较波形。验收：区分单lane RZ与总输出ZOH。

TD02：镜像与保持下垂

ZOH归一化频响为exp(−jπfTs)·sinc(fTs)，sinc(u)=sin(πu)/(πu)。连续时间响应另有Ts因子；幅度比可归一化，但码、LSB、伏特/安培与谱系数单位要一致。Fs=4MHz，100kHz下垂约−0.00893dB，1MHz处约−0.91210dB。

离散序列在Fs周围复制，经保持核加权仍有镜像。模拟滤波依据频带、镜像和负载设计。缩短RZ脉冲会改变平均增益、sinc零点和开关活动，满量程须重新定义。

练习：画100kHz单音在±100kHz、4MHz±100kHz的谱线；区分码FFT、保持包络、FIR抗镜像和模拟低通。模拟高频镜像不能全折回第一Nyquist带当作实际输出谱。

TD03：插值与多相

1→4先令u[4k]=s[k]，其余为零，再低通消除零插值镜像。要保持DC，FIR总增益应为4；常见单位增益低通需乘4。还需Σh[4m+r]各近似1，不能只查总和。

多相 y[4k+r]=Σh[4m+r]s[k−m]，r=0…3。四支路对应同一高速序列的四相，可直接分给lane，但系数索引、群延迟、首样本要一致。线性相位L taps的延迟为(L−1)/(2Fs)，可能不是整数输入周期。

插值不自动消除lane mismatch或开关glitch。用zero-stuff+直接卷积独立核对多相，包括冲激、DC、单音、startup、负数、reset。

练习：h=[1/4,1/2,3/4,1,3/4,1/2,1/4]用于四相索引与DC核对，总和4、每相和1；它不代表正式通阻带达标。验收：直接/多相逐样本一致，频响另测。

TD04：NCO/DDS

P位φ_next=(φ+K) mod2^P，fin=K·Fs/2^P。Fs=4MHz、P=32分辨率约0.000931323Hz。若φ为本帧第一样本相位，lane r用φ+rK，下一帧φ加4K；寄存器以1MHz帧率执行，K仍按总Fs定义。

LUT地址截断、幅度量化、有限系数和周期误差可产生不同杂散。DDS phase dither与ΔΣ DAC噪声整形是不同机制，先确定性参考，再加dither并记录seed和SFDR口径。

练习：fin=125kHz求K，列一帧四相与下一帧φ。验收：跨帧等价于单路每样本加K，能发现每帧误加K。