# DAC 实际参数与学习记录

状态：个人未填写，模型/RTL未实现。见 [课程](00_course.md)、[项目](05_project.md)、[答案](06_answers.md)。教学参数不代表实际器件。

## 实际参数

| 参数 | 实际值/依据 |
|---|---|
| DAC结构/lane数/模拟合成 | 待填写 |
| Fs/lane rate/带宽/数据接口与clock域 | 待填写 |
| 位数/编码/共模/参考/差分FS | 待填写 |
| ZOH/RZ/脉宽/non-overlap/关门残留 | 待填写 |
| load/译码/驱动/settling窗口 | 待填写 |
| 负载/模拟滤波/目标SFDR/SNDR及频带 | 待填写 |
| offset/gain/skew/width/带宽及PVT | 待填写 |
| clock source/trim/sense/前台参考误差 | 待填写 |
| 欠载/停机/reset/测试模式政策 | 待填写 |
| 工艺库/物理数据/工具 | 待填写 |

## 单次实验模板

| 项目 | 内容 |
|---|---|
| 日期/课号/目标/预测 | 待填写 |
| 输入/Fs/lane/frame/epoch/version | 待填写 |
| FIR/相位/DC增益/NCO/数值格式 | 待填写 |
| load/gate/reset/fault时刻 | 待填写 |
| 模拟核/真值/失配开关/seed | 待填写 |
| 记录区间/FFT或积分/FS单位/指标口径 | 待填写 |
| 参考来源/残差/网格收敛/失败反例 | 待填写 |
| 工具代码版本/命令/exit/完成标记 | 待填写 |
| 结果路径/限制/修正 | 待填写；产物Git忽略 |

## 逐课验收

| 课号 | 产物 | 状态 |
|---|---|---|
| TD01 | 合成与门控图 | 未填写 |
| TD02 | ZOH/镜像图 | 未填写 |
| TD03 | 直接/多相参考 | 未填写 |
| TD04 | DDS/误差表 | 未填写 |
| TD05 | 三帧身份台账 | 未填写 |
| TD06 | 八样本时序/预算 | 未填写 |
| TD07 | 缓冲/欠载/reset | 未填写 |
| TD08 | 单误差波形/频谱 | 未填写 |
| TD09 | 两点估计/可辨识性 | 未填写 |
| TD10 | RNE/sat/版本 | 未填写 |
| TD11 | 译码/DEM/活动 | 未填写 |
| TD12 | 三层验证/评审 | 未填写 |

当前D1–D4待学习与实验，尚无PASS。第一任务：画四路DAC模拟合成，列10…80两帧分路与gate，再进入镜像/失配。