# AM06：CT ΔΣ 后级或交织 DAC 的联合验证

本课选一条支线做结课。你已做过 CT ΔΣ 环路滤波器，建议先选 A，把已有模拟经验连到抽取滤波；B 在交织 DAC 学习时复用。

前置 AM01–AM05。A 需 [DF01–DF08](../delta_sigma_filter/00_course.md) 的抽取/混叠/定点知识；B 需 [TD01–TD12](../dac_digital/00_course.md) 的分路/重构/时钟知识。[总纲](00_course.md) · [设置](07_setup.md) · [答案 AM06](09_answers.md#am06) · [结课](08_project.md) · [记录](10_workbook.md)。选一条预计16–24小时。

## A：CT ΔΣ → 采样码流 → 数字抽取

### 四层边界

1. **数字接口基准**：已知常值/交替/确定性码流送进滤波器，检查位宽、符号、sample_valid、样本数和相位。该输入不称为 CT ΔΣ 模型。
2. **离散时间闭环基准**：明确阶数、STF/NTF、量化器和反馈延迟的行为模型，可做浮点算法实验；它不证明 CT 电路稳定性。
3. **连续时间行为**：连续环路滤波器＋按 fmod 采样的量化器＋明确 NRZ/RZ 反馈DAC；记录积分器状态、饱和、采样相位、excess loop delay 和时钟变化。
4. **电路替换**：一次替换环路滤波器、量化器或反馈 DAC，再比较行为基准。你的实际拓扑/参数未提供时，先完成第1层与第3层的接口设计，不随意创造“你的CT模型”。

教学频率沿用 DF：fmod=6.144 MHz，最终48 ksample/s，总抽取128，关注带宽20 kHz。数字滤波 core=49.152 MHz，为fmod的8倍；SPI依旧50 MHz，不能用其整数 CE 伪造6.144 MHz。CT 的反馈与量化采样时钟独立明确，用同一频率计划定位核心捕获相位。

理想相关时钟实验从共同时间源产生core和每8拍的mod事件，避免两个分别取整的自由运行时钟逐渐失去相位关系。模事件用于模拟量化/反馈，滤波内部仍只使用core＋CE。记录实际时间精度量化后的频率、相位和累积误差；频谱可按实测均匀间隔校准频率轴。涉及真实独立时钟时另建CDC方案，不套用理想相关时钟的捕获保证。

一位量化器逻辑码0/1映射到 signed −1/+1，解释对应±反馈电平。记录首样本编号和时间；仅靠逻辑电平不保留重复0/1样本，因此必须有独立 sample strobe/valid。量化器在调制器采样事件后发布并保持该样本，核心适配器在留有裕量的后续 core 边沿捕获；是否跨域、需要哪种握手/采样窗口，由真实时钟关系决定，不能默认“频率成整数比就无需约束”。

### 由小到大的实验

1. 先实现/选定一个有独立参考的抽取模块。如 CIC 阶数3、R=8、M=1，输入6.144 M，输出768 ksample/s；DC增益8³=512。至少需要相对输入9位增长；在确定位宽、模运算和归一化之后才能连 RTL。此小实验不是完整48 k输出链。
2. 用恒定+1和交替±1输入，数清每8个输入对应一个输出。startup 应按实际滤波器状态/抽取相位解释；不能用固定“第一个输出就512”判定。
3. 明确定点舍入、饱和/模运算、valid/backpressure。积分器若依赖模溢出，参考必须实现相同有限位宽数学，不能用饱和替代；输出与独立 Python/数值参考逐样本比较。
4. 按 DF 设计其余×16抽取、抗混叠及补偿，生成实际系数后再做完整6.144 M→48 k链。当前仓库没有完成的 DF 系数/RTL，不预先登记全链结果。
5. 接连续时间行为调制器，先做短tran/码流完整性，再导出样本做长谱。取65536个mod样本、总长10.666667 ms，稳态分析窗口须位于暖机之后；完整×128链相应512个输出样本，不含另行排除的边界/延迟。
6. 相干基频可选 `fin=17×6.144 MHz/65536=1593.75 Hz`；若有效窗口为65536个输入对应的512个输出，输入与输出窗口均对应17周期。滤波暖机单独安排，不能裁掉部分窗口后继续假设相干。
7. 注入漏样本、0/1被错当unsigned幅值、抽取相位偏一拍、反馈延迟和积分器限幅。区分数字码流错误、滤波错误、CT环路错误与求解误差。

### 谱与采样记录

数字样本FFT使用严格均匀的 sample_time 和码值；连续 analog 波形需独立按均匀分析网格重采样，不能对Spectre自适应保存点直接FFT。记录窗、相干性、幅度归一化、带内积分范围、谐波是否计入SNDR，以及滤波增益/延迟。

STF/NTF、环路稳定性、抗混叠、passband和位宽是独立指标。低频单音通过不证明20 kHz平坦，调制器噪声整形也不能代替抽取滤波的抗混叠设计。只有明确loop和量测口径后才报告SNR/SNDR；数字 bitstream 无丢样不等于模拟指标达标。

## B：四路数字交付 → 门控 DAC → 模拟重构

沿用 TD：总fs=4 MHz，四路各1 MHz，core=100 MHz，signed12码−2048…2047。定义电压 `v_k=1 V+code_k×(1 V/2048)`，LSB=0.48828125 mV；范围0…1.99951171875 V。ADC式floor和DAC的有符号编码不能混用。

架构选择**理想门控lane脉冲求和**：每路预加载并保持码，但输出只在分配的250 ns时隙有效。四路的理想门控组成总4 M ZOH；各lane每1 µs一脉冲，占空比1/4。保持码的内部节点与对外持续电压源不是一回事。

1. core每25拍切换时隙，lane=sample_index mod4；提前一拍/10 ns preload下一lane。规定相同时刻事件优先顺序及信号保持窗口，实际晶体管接口另测建立时间。
2. 首版用明确的行为求和模块输出 `Σ gate_k×v_k`，避免并联四个理想电压源。若选电流脉冲求和，要定义负载/跨阻后重新建立幅度，不把同一电压公式直接套进去。
3. 先输入有标记的0、1、2、3…样本和四lane固定不同码，检查load→on台账、时隙长度、lane顺序。首版warm-up屏蔽未预加载时隙。
4. 对恒定 code=1024，输出应为1.5 V。若误把四路持续hold值相加，则为6 V，这是清晰的架构反例。
5. 输入相干正弦，N=16384总样本，fin=401×4 MHz/16384=97.900390625 kHz，幅度如1024码。量化输入和连续输出分别保存；观察ZOH下垂和镜像，不能只做输入码FFT。
6. 加单lane offset=+2码、gain=+0.1%、门控起点skew=1 ns（结束点保持不变）和lane内部建立时间τ=20 ns，分别运行。起点推迟会产生1 ns缺口/占空比变化；若整体平移脉冲，结束点也要移动并可能与下一lane重叠，两者不是同一故障。
7. 门控脉冲有宽度/重叠时保留真实总和；禁止用归一化权重掩盖缺口。观察以lane周期为基础的fs/4相关谱线与 `fs/4±fin` 等旁带，具体幅度由误差类型和波形核决定。

### 连续时间口径与数值收敛

不加输出RC时，理想合成ZOH的幅频包络为 `|sin(πf/fs)/(πf/fs)|`。若添加RC重构，另乘其频响并记录测量节点。数字校正offset/gain后仍可能有skew、有限settling和glitch；不能将其都算作可由系数消除的静态码误差。

1 ns缺口实验需在边界附近有足够细的保存/求解与分析网格，比较maxstep减半、FFT网格加密后谱线的变化。单lane1 MHz采样不等于总输出1 MHz；码序列、lane保持、门控脉冲、求和输出和滤波输出分别命名。

## 本课交付

选择A或B并交出域图、频率/事件计划、样本台账、独立数值参考、一组正常与两组故障数据、收敛对照和模型边界。至少一次只替换一个模拟实例的绑定计划；没有PDK时允许替换实验待运行，但记录不能标为电路验证完成。

结课需明确回答：哪个错误先发生、如何从波形和台账定位、纯RTL检查覆盖了什么、连续时间分析增加了什么。完整指标需要相应完整模型，不能用小CIC或理想ZOH结果代替真实转换器性能。